Electronica III

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ELECTRÓNICA III
2017

CURSO:	Mestrado Integrado Eng. Electrónica e Telecomunicações
ANO:	4
SEMESTRE:	1
PROFESSOR:	José Bastos (Gab. 2.68)
HORÁRIO:	T qui 14:00-15:00 sala C1 1.55, TP qui 15:00-16:00 sala C1 1.55, P qua 15:00-17:00 sala C1 1.55
EXAME, RECURSO:
PÁGINA WEB	http://intranet.deei.fct.ualg.pt/Electronica_III/
APRESENTAÇÃO	Apresentacao.pdf

INTRODUÇÃO

Nos últimos 30 anos as indústrias de semicondutores tem tido um crescimento verdadeiramente explosivo. Tal facto deve-se a um continuo aumento da densidade de transistores, o que tem permitido integrar circuitos muito complexos - analógicos e digitais - numa única pastilha de sílicio. O baixo consumo, o baixo preço de produção, e sobretudo a alta densidade de transistores (que tem duplicado cada 18 meses desde os anos 70 - o célebre prognóstico de Moore) fazem com que as tecnologias CMOS (Complementary Metal-Oxide Semiconductor) dominem actualmente mais de 75% do mercado mundial de circuitos integrados.

Por esta razão, apresentam-se nesta disciplina as bases de desenho de circuitos integrados em tecnologias CMOS. Em primeiro lugar, será feita um introdução às tecnologias CMOS e aos modelos eléctricos para transistores fabricados nestas tecnologias. Em segundo lugar, serão apresentados ao nível do transistor os blocos básicos para desenho de circuitos lógicos estáticos e dinâmicos.

Pretende-se que a disciplina proporcione conhecimentos práticos no desenho de circuitos integrados, aproximando tanto quanto possivel o estudo teórico de uma situação real. Para isso foram seleccionados um conjunto de exercícios de simulação e layout, que em conjunto com software de dominio público [SPICE (Univ. Berkeley) e LASI [Uni. Idaho)] complementam de uma forma prática a matéria teórica.

O programa da disciplina é baseada em capítulos seleccionados das Referências [1] e [2].

PROGRAMA

PARTE 1. TECNOLOGIA CMOS

SEM 1 CAPITULO 1	Etapas de processo: Patterning, Oxidação, Difusão, Implantação. Tecnologia com substrato tipo n e poço tipo p. Laboratório 1: Familiarização com o programa de layout LASI.
SEM 2 CAPITULO 2	Camadas de metal 1 e metal 2. Camada de polisilicio. Regras de layout na tecnologia CN20. Layout do MOSFET tipo n e tipo p. Laboratório 2: Layout de um MOSFET
SEM 3 CAPITULO 3	Modelos eléctricos para MOSFETs. Modelo DC simples para cálculo à mão. Modelo para pequenos sinais a baixas frequências. Laboratório 3: Familiarização com o programa SPICE
SEM 4 CAPITULO 4	Capacidades intrinsecas e parasitas num MOSFET. Modelo para MOSFETs para pequenos e sinais e a frequências elevadas. Modelos SPICE 1, 2 e 3. Referência ao modelo BSIM3. Laboratório 4: Curvas caracteristicas de um MOSFET utilizando SPICE

PARTE 2. CIRCUITOS DIGITAIS

SEM 5 CAPITULO 5	O inversor CMOS. Tempos de súbida, de descida e de propagação. Optimização do tempo de propagação de uma cascata de inversores. O oscilador em anel. Laboratório 5: Inversor CMOS.
SEM 6 CAPITULO 6	Portas lógicas estáticas elementares Não-E e Não-Ou. Portas estáticas para lógica combinatória. Tempos de propagação. Outras famílias lógicas: Ratioed logic, Differential cascade logic. Laboratório 6: Portas CMOS para lógica combinatória.
SEM 7 CAPITULO 7	Portas lógicas dinâmicas. Lógica DOMINO. Lógica C2MOS. Laboratório 7: Portas CMOS em lógica dinâmica.
SEM 8 CAPITULO 8	Circuitos sequências. Flip-Flops e latches estaticos e dinâmicos. Estruturas pipeline e o estilo lógico NORA-CMOS. Laboratório 8: Gerador de sequência em lógica C2MOS .
SEM 9 CAPITULO 9	Lógica com relógio de uma fase (True single-phase clocked logic - TSPCL). Laboratório 9: Gerador de sequência em lógica TSPCL .
SEM 10 CAPITULO 10	Memórias ROM (PROM, UVEPROM, EEPROM, FLASH) e RAM (estática e dinâmica). Laboratório 10: Memórias ROM e RAM.

AVALIAÇÃO

A avaliação consiste em

Dois projecto obrigatórios (projecto 1) e (projecto 2) de desenho de circuitos integrados. Em ambos os projectos requer-se uma análise e síntese manual, o resultado de uma simulação em SPICE, e o layout do circuito. Requer-se um relatório individual dos projectos. O deadline para o projecto 1 é 17.11.2016. O deadline para o projecto 2 é 15.12.2017. O relatório é defendido durante uma apresentação oral. O relatório é avaliado numa escala de 0-20 e é obrigatório uma nota mínima de 10 em ambos os projectos.
Para o aluno ser dispensado de exame por avaliação continua é obrigatória a frequência de todas as aulas teóricas e laboratoriais

Nota final

A nota final da disciplina é a média ponderada das notas dos projectos

NOTA_FINAL=(1/3 x N_PROJECTO1+ 2/3 x N_PROJECTO2)

Caso o aluno não tenha frequência da disciplina a nota final da disciplina é a nota do exame

BIBLIOGRAFIA

[1]	R. Baker, H. Li, and D. Boyce, CMOS Circuit Design and Simulation, IEEE Press 1998, ISBN 0-7803-3416-7
[2]	J. Rabaey, Digital Integrated Circuits - A Design Perspective, Prentice-Hall 1996, ISBN 0-13-178609-1

EXTRAS

Parâmetros da tecnologia Orbit CN20
Windows version of LASI (Layout System for Individuals)
- lasi60.pdf LASI users manual
- winlasi.pdf information on using the Windows version of LASI
- windrc.pdf information on using the Windows LASIDRC
- winhier.pdf information on layout using cell hierarchy
- winlvs.pdf information on design verification using windows LASICKT
- newlasickt.pdf information on using the newer version of LASICKT
- lasisch.pdf information on making schematic symbols using LASI

PSpice evaluation version (NOTA: nas aulas é utilizada a versão completa)
- SPICE 2G user's guide

Relatórios de projectos, testes e exames de anos anteriores encontram-se aqui

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