ELECTRÓNICA III
2008/2009
PROJECTO 1
Projecte, simule em SPICE, e faça o layout na tecnologia CN20 de um circuito lógico com 3 entradas (I0, I1, I2) e 5 saídas (O0, O1, O2, O3, O4) cuja tabela de verdade se apresenta a seguir.
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I2 |
I2 |
I0 |
O0 |
O1 |
O2 |
O3 |
O4 |
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0 |
0 |
0 |
a |
b |
c |
d |
e |
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0 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
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0 |
1 |
0 |
0 |
1 |
1 |
1 |
1 |
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0 |
1 |
1 |
0 |
0 |
1 |
1 |
1 |
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1 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
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1 |
0 |
1 |
0 |
0 |
0 |
0 |
1 |
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1 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
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1 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
A tensão de alimentação é 5 V. Os sinais de entrada são gerados por um gerador de sinais com uma impedância de saída de 50 Ohm. Desenhe o circuito em lógica estática complementar.
O objectivo fundamental é desenhar o circuito para funcionar na maior frequência de operação possível, logo minimizando os tempos de propagação das portas (tpLH e tpHL devem ser aproximadamente iguais). O objectivo secundário é minimizar a área do layout.
O relatório do projecto será avaliado numa escala de 0 a 20 valores de acordo com o seguinte critério:
a) síntese 5 valores b) simulação 7.5 valores c) layout 7.5 valores
O projecto é individual (ver ANEXO). Prepare-se para o defender numa apresentação oral.
ANEXO
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a |
b |
c |
d |
e |
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32648 |
Pedro Inacio |
1 |
0 |
0 |
1 |
0 |
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26115 |
Joao Cordeiro |
1 |
0 |
0 |
1 |
1 |
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29902 |
Duarte Silva |
1 |
0 |
1 |
0 |
0 |
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29917 |
Luis Costa |
1 |
0 |
1 |
0 |
1 |